迁移到DDR5的优点
DDR5是DRAM的下一个演进, 带来一系列旨在提高可靠性的新功能, 可用性, and serviceability (RAS); reduce power; and dramatically improve performance. DDR4和DDR5之间的一些关键特性差异如下:
| 特性/选项 | DDR4 | DDR5 | DDR5优势 |
|---|---|---|---|
| Data rates | 1600 - 3200 MT / s | 4800 - 8800 MT / s | 提高性能和带宽 |
| VDD/VDDQ/VPP | 1.2/1.2/2.5 | 1.1/1.1/1.8 | 降低功率 |
| Internal VREF | VREFDQ | VREFDQ, VREFCA, VREFCS |
提高电压余量，降低BOM成本 |
| 设备密度 | 2Gb-16Gb | 16Gb, 24Gb, 32Gb | 支持更大的单片器件 |
| Prefetch | 8n | 16n | 保持内部核心时钟低 |
| DQ接收机均衡 | CTLE | DFE | 改进接收到的DQ数据的打开 DRAM内部的眼睛 |
| 占空比调整(DCA) | None | DQS and DQ |
改善传输DQ/DQS引脚上的信令 |
|
内部DQS延迟 monitoring |
None | DQS间隔振荡器 | 增加对环境变化的稳健性 |
| On-die ECC | None | 128b+8b秒，错误检查和擦除 | 加强片上RAS |
| CRC | Write | Read/Write | 通过保护读数据加强系统RAS |
| 银行集团(BG)/银行 |
4 BG × 4 bank (x4/x8) 2个BG x 4个bank (x16) |
8 gb x4 bank (16-64Gb x4/x8) 4 gb x4 bank (16-64Gb x16) |
提高带宽/性能 |
| 命令/地址接口 | Odt, cke, act, ras， CAS, WE, A |
CA<13:0> |
显著减少CA引脚数 |
| ODT | Dq dqs dm / dbi | DQ, DQS, DM, CA总线 |
提高信号完整性，降低BOM成本 |
| 突发长度 | BL8(和BC4) |
BL16 (和BC8 OTF) |
允许仅使用1个DIMM子通道获取64B缓存线. |
| MIR(“镜子”引脚) | None | Yes |
改善DIMM信令 |
| 总线反演 | 数据总线反转(DBI) | 命令/地址反转(CAI) | Reduces VDDQ noise |
| CA培训，CS培训 | None | CA培训，CS培训 | 提高了CA和CS引脚的时间裕度 |
| 编写水平训练模式 | Yes | Improved | 补偿不匹配的DQ-DQS路径 |
| 阅读训练模式 | 可能是MPR |
串行专用MRs (自定义)、时钟和LFSR -生成的训练模式 |
使读取时间裕度更稳健 |
| 模式寄存器 | 7 x 17位 |
最多256 × 8位 (LPDDR类型读/写) |
提供扩展空间 |
| 预先充电命令 | 所有银行和每家银行 | 所有银行，每家银行，同一家银行 |
PREsb可以在每个BG中对银行进行预充值 |
| 刷新命令 | All bank | 都是同一家银行 |
REFsb允许在每个BG中刷新一个银行 |
| 环回模式 | None | Yes |
允许测试DQ和DQS信令 |